TSMC: CoWoS resta la tecnologia leader nel packaging per i chip AI di prossima generazione
Nonostante le potenzialità di CoPoS, TSMC conferma che il packaging wafer-level CoWoS rimarrà centrale nello sviluppo dei chip AI avanzati.
Nel settore semiconductor, cresce l’interesse verso tecnologie di packaging sempre più avanzate per supportare la prossima ondata di AI processor di grandi dimensioni. Durante il recente European Technology Symposium, TSMC ha chiarito la propria posizione riguardo al confronto tra panel-level packaging (CoPoS) e wafer-level packaging (CoWoS), sottolineando che quest’ultimo manterrà un ruolo di primo piano nel prossimo futuro.
Kevin Zhang, senior vice president di TSMC, ha evidenziato come “la complessità geometrica dei processi panel-level non raggiunge ancora le capacità delle tecnologie wafer-level”. Attualmente, CoWoS permette di integrare fino a 58 reticle-sized dies in un unico package, garantendo densità di interconnessione superiori e sfruttando tecniche di produzione consolidate. Al contrario, i processi panel-level, pur promettendo package di dimensioni maggiori (fino a 310x310mm e oltre), utilizzano tool meno avanzati e richiedono ulteriori sviluppi per eguagliare le performance dei wafer.
TSMC prevede la prima linea pilota CoPoS entro giugno, ma la produzione su larga scala non è attesa prima del 2029-2030. Nel frattempo, la roadmap di CoWoS offre ancora margini di miglioramento significativi, rendendolo la scelta preferenziale per i processi produttivi dei chip AI di prossima generazione.
