TSMC punta sul packaging a pannello per i chip AI del 2028

Quando si discute di chip per l'intelligenza artificiale, l'attenzione cade quasi sempre sullo stesso punto: quanti transistor contiene un processore, quanto sono piccoli, quanta energia consumano. Nel 2026, però, una parte crescente della competizione si gioca in una fase produttiva che fino a pochi anni fa sembrava secondaria: il packaging, ovvero il modo in cui più componenti separati vengono assemblati in un unico modulo pronto per essere montato su una scheda elettronica.

È in questo cambio di prospettiva che va inquadrata la tecnologia CoPoS (Chip-on-Panel-on-Substrate), che TSMC — il più grande produttore di chip al mondo su commissione — sta sviluppando per i futuri processori AI. La promessa, emersa da analisi di filiera e rilanciata dall'analista Ming-Chi Kuo, è duplice: abbassare il costo per ogni singolo modulo e al tempo stesso rendere possibili moduli più grandi e performanti, come quelli richiesti dagli acceleratori AI moderni, costruiti combinando più blocchi specializzati detti chiplet e memorie ad altissima velocità.

Cosa fa CoWoS e perché non basta più

Per capire cosa cambia con CoPoS, bisogna prima capire come funziona la tecnologia attuale. Oggi TSMC usa principalmente una piattaforma chiamata CoWoS, che appartiene alla famiglia delle soluzioni cosiddette 2.5D: più chip vengono posizionati affiancati sopra un interposer, una sorta di ponte in silicio con connessioni ad altissima densità, e il tutto viene poi montato su un substrato che collega il modulo alla scheda. Questo approccio è oggi lo standard per avvicinare fisicamente un acceleratore AI alla sua memoria HBM, un tipo di memoria progettata per scambiare dati a larghezze di banda enormi. Nel mondo dell'AI non è un dettaglio tecnico: il collo di bottiglia non è solo la velocità di calcolo della GPU, ma quanto rapidamente riesce a ricevere i dati su cui operare.

CoPoS sposta parte del processo produttivo: invece di lavorare su wafer circolari — i tradizionali dischi di silicio su cui si incidono i circuiti — porta alcune fasi su pannelli rettangolari di dimensioni maggiori, sfruttando meglio la superficie utile e permettendo di realizzare moduli più grandi. La logica industriale ricorda quella di altre transizioni storiche: quando un formato produttivo diventa un limite, cambiarlo può sbloccare economie di scala che l'ottimizzazione incrementale non riesce più a garantire.

Il packaging è diventato il nuovo campo di battaglia per le prestazioni dei chip AI

Pannelli più grandi, rischi più grandi

Il panel-level packaging ha una storia fatta di slanci e frenate. Il motivo è tecnico, ma con conseguenze economiche immediate: quando si aumenta la superficie di lavorazione, aumenta anche l'area su cui può verificarsi un difetto — una contaminazione, un problema di uniformità, una deformazione meccanica. Il risultato è che la resa produttiva (in gergo yield, ovvero la percentuale di moduli che escono integri dal processo) diventa un moltiplicatore critico: se scende sotto una certa soglia, il costo reale per unità può salire invece di scendere, vanificando i vantaggi attesi. È qui che CoPoS smette di essere solo un'innovazione e diventa una scommessa strategica.

Questo aspetto è spesso assente dalle narrazioni più semplificate, dove