Pechino sviluppa un tool EDA 3D per l'architettura LogicFolding di Huawei
Un nuovo strumento di design 3D ottimizza le prestazioni dei chip multilayer di Huawei, riducendo lunghezza dei collegamenti e gestione termica.
La School of Integrated Circuits dell’Università di Pechino ha presentato un prototipo di strumento EDA (Electronic Design Automation) sviluppato appositamente per l’architettura LogicFolding di Huawei. Questo tool adotta un approccio 3D reale, ottimizzando l’intero chip multilayer come una singola struttura verticale, diversamente dai tradizionali design 2D per layer poi sovrapposti.
Nei primi test su circuiti open source, è stata riportata una riduzione del 30% della lunghezza totale dei collegamenti interni, con miglioramenti sia nelle performance che nel controllo termico rispetto ai flussi EDA classici.
LogicFolding consente di comprimere i percorsi elettrici all’interno del chip, abbattendo resistenza e capacità delle linee critiche e riducendo la latenza di propagazione dei segnali. I prossimi processori Kirin di Huawei saranno i primi a implementare questa architettura.
A differenza delle soluzioni 3D di Synopsys e Cadence, il nuovo tool opera all’interno dello stesso die, ottimizzando le logiche su livelli verticali. Tuttavia, la strada verso un software EDA commerciale è lunga: richiede anni di sviluppo, integrazione con i processi produttivi e validazione estensiva.
Resta da verificare se le promesse di miglioramento potranno essere mantenute su scala industriale, ma il prototipo rappresenta un passo significativo verso l’indipendenza tecnologica cinese nel settore semiconduttori.
