TailSlayer rivoluziona la latenza di memoria DRAM, ma a caro prezzo
La tecnica software di LaurieWired riduce la tail latency della DRAM fino al 93%, sacrificando però risorse di memoria e CPU.
Una nuova tecnica chiamata TailSlayer, sviluppata dalla ricercatrice e hacker LaurieWired, promette un taglio drastico della worst-case memory latency nei sistemi moderni, affrontando uno dei limiti storici della DRAM: i tempi di refresh che bloccano temporaneamente l'accesso alla memoria.
Il metodo sfrutta il cosiddetto hedging: il working set viene duplicato su diversi canali di memoria fisici e le stesse operazioni sono eseguite in parallelo su due o più core CPU, ciascuno su un canale differente. In questo modo, se un core incontra un DRAM refresh stall, è probabile che almeno uno degli altri core completi l'operazione senza interruzioni. Secondo i test, questa tecnica ha abbattuto la tail latency della DRAM fino al 93%, con valori p99.99 passati da 1697ns a soli 113ns su processori Intel Xeon di ultima generazione.
Il rovescio della medaglia è la forte crescita del consumo di memoria e CPU: ogni "hedge" obbliga a replicare i dati, moltiplicando le risorse richieste. Per questo motivo, l'approccio si rivela praticabile solo in ambiti estremamente sensibili alla latenza, come il high-frequency trading o alcuni microservizi critici, dove la determinazione dei tempi di accesso alla memoria può rappresentare un vantaggio competitivo decisivo.
